Verilog 中去抖电路的 FSM 实现（时间滴答错误）

Question

我需要通过 Verilog Examples Pong 解决 FPGA Prototyping 中的一个问题

如果它的 Autor 错误或我做错了什么 当我在 vivado 上进行模拟时，我没有发现任何变化

    q_reg <= q_next;    //   ? q_next never initialised ???
   // next-state logic    //  How he wants to set time tick ?
   assign q_next = q_reg + 1;
   // output tick

去抖电路的状态图。被定义为图片

考虑部分
// 生成 10 毫秒刻度的计数器

module db_fsm
   (
    input wire clk, reset,
    input wire sw,
    output reg db
   );

   // symbolic state declaration
   localparam  [2:0]
               zero    = 3'b000,
               wait1_1 = 3'b001,
               wait1_2 = 3'b010,
               wait1_3 = 3'b011,
               one     = 3'b100,
               wait0_1 = 3'b101,
               wait0_2 = 3'b110,
               wait0_3 = 3'b111;

   // number of counter bits (2^N * 20ns = 10ms tick)
   localparam N =19;

   // signal declaration
   reg [N-1:0] q_reg;
   wire [N-1:0] q_next;
   wire m_tick;
   reg [2:0] state_reg, state_next;

   // body

   //=============================================
   // counter to generate 10 ms tick
   //=============================================
   always @(posedge clk)
      q_reg <= q_next;
   // next-state logic
   assign q_next = q_reg + 1;
   // output tick
   assign m_tick = (q_reg==0) ? 1'b1 : 1'b0;

   //=============================================
   // debouncing FSM
   //=============================================
   // state register
    always @(posedge clk, posedge reset)
       if (reset)
          state_reg <= zero;
       else
          state_reg <= state_next;

   // next-state logic and output logic
   always @*
   begin
      state_next = state_reg;  // default state: the same
      db = 1'b0;               // default output: 0
      case (state_reg)
         zero:
            if (sw)
               state_next = wait1_1;
         wait1_1:
            if (~sw)
               state_next = zero;
            else
               if (m_tick)
                  state_next = wait1_2;
         wait1_2:
            if (~sw)
               state_next = zero;
            else
               if (m_tick)
                  state_next = wait1_3;
         wait1_3:
            if (~sw)
               state_next = zero;
            else
               if (m_tick)
                  state_next = one;
         one:
            begin
              db = 1'b1;
              if (~sw)
                 state_next = wait0_1;
            end
         wait0_1:
            begin
               db = 1'b1;
               if (sw)
                  state_next = one;
               else
                 if (m_tick)
                    state_next = wait0_2;
            end
         wait0_2:
            begin
               db = 1'b1;
               if (sw)
                  state_next = one;
               else
                 if (m_tick)
                    state_next = wait0_3;
            end
         wait0_3:
            begin
               db = 1'b1;
               if (sw)
                  state_next = one;
               else
                 if (m_tick)
                    state_next = zero;
            end
         default: state_next = zero;
      endcase
   end

endmodule

Answer 1

q_next不需要初始化，是从q_reg派生的组合逻辑。 q_reg 未显式初始化，因此将采用默认值。

FPGA 上的触发器默认值为0，但对于模拟器，默认值为X。产生这种差异的原因是因为 Verilog 也用于模拟集成电路（IC）；由于技术节点、制造工艺和变化、温度等原因，who flops 的初始值可能看起来是随机的。

由于您的目标是 FGPA，简单的解决方案是添加行 initial q_reg = {N{1'b0}}; 或将 reg [N-1:0] q_reg; 更改为 reg [N-1:0] q_reg = {N{1'b0}}; 初始化 q_reg 的任何一种方式都可以让您进行 Verilog 仿真和 FPGA 匹配。

顺便说一句：对于作为目标的 ASIC，FPGA 解决方案将不起作用（初始化器被 ASIC 合成器忽略）。 ASIC 解决方案是向分配触发器的 always 块添加复位条件（同步或异步）。 ASIC 解决方案确实适用于 FPGA，但 FPGA 通常具有有限数量（如果有的话）具有异步复位/设置的触发器