Verilog 中的 SystemVerilog typedef 等效项答案

【问题标题】：SystemVerilog typedef equivalent in VerilogVerilog 中的 SystemVerilog typedef 等效项
【发布时间】：2016-02-16 09:28:34
【问题描述】：

我可以在 Verilog 中使用与 SystemVerilog 的 typedef 相同的构造吗？

我知道在 SV 中我可以为类型定义创建自己的名称，并在构建复杂的数组定义时使用它。我知道typedef 在 Verilog 标准中不存在（即 Verilog-1995）。但是有可能绕过它吗？

【问题讨论】：

【解决方案1】：

目前几乎所有支持 Verilog 的工具也支持 SystemVerilog 中的 typedef 构造。我会花时间弄清楚如何迁移到 SystemVerilog，而不是试图解决 Verilog 中缺少它的问题。您可以在 Verilog 中使用的最接近的东西是 `define 语句。

【讨论】：

【解决方案2】：

SystemVerilog 有用户定义的数据类型，而 Verilog 没有。

【讨论】：