支持 Verilog 和 SystemVerilog答案

【问题标题】：Verilog and SystemVerilog supported支持 Verilog 和 SystemVerilog
【发布时间】：2020-04-11 01:09:30
【问题描述】：

在我阅读的 Yosys 手册中

C.108 读取

-sv2005 -sv2009 -sv2012

加载 HDL 设计加载指定的 Verilog/SystemVerilog 文件。（只有通过 Verific 才能获得完整的 SystemVerilog 支持。）

C.113 read_verilog – 从 Verilog 文件中读取模块

-sv 启用对 SystemVerilog 功能的支持。（仅支持 SystemVerilog 的一小部分）

这方面是否有简明的规范？如果没有，指导方针？哪个 Verilog 和哪个 SystemVerilog？

什么是验证？

在Clifford: A Free and Open Source Verilog-to-Bitstream Flow for iCE40 FPGAs Wolf 中说“Verilog 几乎是 Verilog 2005 的所有内容”。什么不是来自 Verilog 2005？ 2015 年末的讲座随着时间的推移发生了哪些变化？

【问题讨论】：

标签： yosys

【解决方案1】：

Verific 是对Verific Design Automation 提供的商业前端的引用。作为 Symbiotic EDA Suite 的一部分出售的 Yosys 的商业版本与此 Verific 前端一起安装。如上所示，Verific 前端提供完整的 VHDL+SV 支持。

Yosys 的开源版本正式仅支持 Verilog 2005。非正式地，已向其中添加了几个 SV 功能（Enum、Typedef 等），并且 GHDL-synth 提供了一个测试版 VHDL 支持，正在进行中.

【讨论】：