typedef 的 System Verilog typedef

Question

typedef enums 提供了一种方便的方式来描述一组名称-值对。有没有办法在所有级别使用枚举来链接它们以创建更深层次的结构？

例如，我有以下内容：

typedef enum logic {ALPHA=0, BETA=1} a_t;
typedef enum logic {GAMMA=0, DELTA=1} b_t;
typedef enum logic {ZETA=0, ETA=1} c_t;
...

我想创建一个由a_t 和b_t 组成的变量c。这可能吗？

类似：

a_t b_t c;

所以在c 的每个维度上，我都可以拥有enums。

编辑：一些澄清 - 假设 a_t、b_t 和 c_t 是不可变的，因为它们是自动生成的。并且有数百个这样不同的枚举。我想根据需要创建更大的结构，因为自动生成它们的所有组合会使代码变得太大和混乱。

例如，假设我的a_t 描述了主设备的数量，而b_t 描述了从设备的数量。我想创建一个结构，在我的信号中有这个层次结构，同时允许enums 让它们易于阅读和使用。

所以，是这样的：

c[MASTER_0][SLAVE_0]
c[MASTER_0][SLAVE_1]
c[MASTER_1][SLAVE_0]
c[MASTER_1][SLAVE_1]

Answer 1

您可能指的是associative array，例如：

c[ALPHA] = BETA;

如果是这样，您可以简单地将其称为：

b_t c[a_t];

这意味着创建一个关联数组c，其键是枚举a_t，值是枚举b_t。如果你愿意，你可以继续：)

typedef enum logic {ALPHA=0, BETA=1} a_t;
typedef enum logic {GAMMA=0, DELTA=1} b_t;
typedef enum logic {BAD_AT=0, GREEK_LETTERS=1} c_t;

c_t my_data_structure[a_t][b_t];

// Assigning a value
my_data_structure[ALPHA][GAMMA] = GREEK_LETTERS;

查看 EDA Playground here 上的示例。

另外，我认为您对typedef 的使用有点误解。它并没有准确地描述一组名称-值对，而是为数据类型提供了一个新名称。 enum 实际上是在创建“一组名称-值对”，但我要澄清的是，它本质上是为值分配标识符。如果您能解释申请以获得更清晰的答案，将会有所帮助。

Answer 2

您不能从另一个或一组其他人创建一个enum typedef。有些人可能称之为扩展枚举。您也不能拥有具有多个名称的 enum 相同的值。

您可以做的是拥有一个包含名称/值对的关联数组，并将这些数组连接在一起。

int a[string], b[string], c[string];
initial begin
       a = '{"ALPHA":0, "BETA":1};
       b = '{"GAMMA":0, "DELTA":1};
       c = a;
       foreach(b[s]) c[s]=b[s];
end

还有一些方法可以收集每个枚举类型的名称来初始化关联数组。