如何作用于 VHDL 中的两个信号（通信时钟）边沿？

Question

我想知道什么是“最好的”或至少是“好”的方式来实现一个同时作用于总线或通信时钟上的进程。

假设您想提供一个可以发送和接收数据的 FiFo。通常，接收到的数据在其总线“com_clk”的“下降”沿分配，其中发送的数据需要在“com_clk”的上升沿更新，以便在对方分配数据时最稳定下降沿。

对于这种情况，我可以想到多种实现方式，但我无法评估它们在硬件使用、鲁棒性或综合性方面的“好”程度，而且我通常也不知道看起来像这样的好资源.

我的方法看起来像这样，当然是通常的框架：

方法一：

wait until rising_edge(com_clk);
  if reading='1' then 
    wait until com_clk='0';
    internal_mem <= bus_data;  --read the data from the bus
  else
    bus_data <= internal_mem ; --write the data to the bus
  end if;

方法二：

wait until rising_edge(sys_clk);   --should be much faster than "clk" i guess about 10x(?)
  if reading='1' then 
    wait until com_clk='0';        --wait for the com_clk to become '0'
    internal_mem <= bus_data;      --read the data from the bus
  else
    wait until com_clk='1';        --wait for the com_clk to become '1'
    bus_data <= internal_mem ;     --write the data to the bus
  end if;

解决方案 2 的派生是为“com_clk”构建一个边缘检测器，并将该信号用于“等待”或“if 子句”。 那么，什么是对 com_clk 信号的两个边缘起作用的“好”或“最佳”方法，我如何自己评估呢？

Answer 1

您实际上想在 FPGA 上实现双倍数据速率。

可怕的方式：你可以做两个过程，一个在上升沿工作，一个在下降沿工作。这可能会或可能不会合成，具体取决于您的技术，它可能会或可能不会合成以使用硬件触发器。

坏方法：你不能同时使用时钟和上升沿。您基本上在这里使用两个时钟域。如果你的时机不对，你可能会得到亚稳态。您将需要在这里执行通常的亚稳态处理电路。

更好的方法：生成较慢的时钟。从时钟创建上升沿和下降沿脉冲。这些脉冲将被馈送到触发器的启用端口。