VHDL 信号在两个独立信号的边缘发生变化答案

【问题标题】：VHDL Signal changes on the edge of two separate signalsVHDL 信号在两个独立信号的边缘发生变化
【发布时间】：2015-11-06 15:33:41
【问题描述】：

我在看这个帖子 Flip-Flop triggered on the edge of two signals

我有类似的问题，我的电路将有一个信号作为“开始”，另一个作为“结束”来控制发射器。逻辑是这样的：

if (start) then 
    running <= true 
else if (end) then 
    running <= false

“Marty”提供的解决方案解决了这个问题。在他的一个回复中，“giroy”说： “我意识到这不是最好的方法，但这超出了我的控制范围，我一直坚持使用它”

我是 VHDL 新手，想知道实现上述问题的更好方法是什么

【问题讨论】：

Flip-Flop triggered on the edge of two signals的可能重复
您可能需要根据自己的期望来定义“更好”和“最佳”。 SO 倾向于用那些看起来很主观的词来阻止问题。

标签： signals vhdl

【解决方案1】：

您只需要一个（时钟）RS-FF：

set = 开始
reset = 结束

SR-FF 的示例代码：

process(Clock)
begin
  if rising_edge(Clock) then
    if (set = '1') then
      reg <= '1';
    elsif (reset = '1') then
      reg <= '0';
    end if;
  end if;
end process;

【讨论】：