在 Verilog 中，当在顺序过程中使用 for 循环时，如何增加顺序变量？

Question

这是一段 sn-p 代码，希望你没有序言就没事：

   always @ (posedge clk)
   begin
      if(rst)
      begin
         i<=0;
         j<=0;
      end
      else
      begin
         for(j = 0 ; j < 16 ; j = j+1)
         begin
            if(i<8)
            begin
               var[j] <= var_2[i];
               i <= i+1;
            end
         end      
      end
   end

基本上，我想知道外部“for-loop”是否会错误地增加计数器变量i，而不是简单地并行计算 16 个vars。如果是这种情况，我是否应该缩短 for 循环以便变量在 for 循环之外递增？

谢谢！

Answer 1

您使代码变得不必要的复杂。

如果 i

var[j] <= var_2[i];
i <= i+1;

但i 直到在时钟沿之后才会递增。 由于 'i' 不会改变条件不会改变，因此一旦为真，它对于 j 的所有值都保持真。

可能更好的理解方式是编写具有完全相同行为的代码如下：

   always @ (posedge clk)
   begin
      if(rst)
      begin
         i<=0;
         j<=0;
      end
      else
      begin
         for (j = 0 ; j < 16 ; j = j+1)
         begin
            if(i<8)
               var[j] <= var_2[i];
         end      
         // i increment independent from the 'j' loop
         if(i<8)
            i <= i+1;
      end
   end