使用 If 条件每 10 个时钟周期执行一次“某事”。如果“某事”需要超过 1 个时钟周期怎么办？

Question

我正在编写一些 VHDL 代码，这些代码将用于（在 FPGA 上）读取 16 位数字信号，进行一些处理，然后写出 16 位处理后的信号。目前它已设置，因此它应该每 10 个时钟周期读取一次输入，在下一个时钟周期进行一些处理（它目前什么都不做，只是输出输入），然后在剩余的 8 个时钟周期内增加计数器。

如果处理需要超过一个时钟周期才能完成会发生什么（它会），它会继续直到它完成并停止计数器递增直到它完成？还是计数器在处理信号时会保持并行递增？

我将对其进行设置，以使该过程在 8 个时钟周期结束之前完成（及时写入输出）。

伪代码如下所示：

Do (on rising clock edge):
if (n = 10) then
  n <= 1;
  Output <= ProcessedSignal;
  InputSignal <= Input;
elsif (n = 1) then
  n <= n + 1
  Output <= Output;
  -- do some signal processing here (e.g. a filter)
  ProcessedSignal <= InputSignal;
else
  n <= n + 1;
  Output <= Output;
  ProcessedSignal <= ProcessedSignal;
end if;

Answer 1

这完全取决于您如何编写代码；任何一种行为都是可能的。您的伪代码几乎是有效的 VHDL，如果我正确理解您，它将执行您想要的操作。这是对真实代码的建议：（没有架构/信号声明，也缺少重置）

process (clock)
begin
  if rising_edge(clock) then
    n <= n + 1; -- default assignment

    if (n = 10) then
      n <= 1; -- overrides default assignment
      Output <= ProcessedSignal;
      InputSignal <= Input;
    elsif (n = 1) then
      -- do some signal processing here (e.g. a filter)
      ProcessedSignal <= InputSignal;
    elsif (n = 2) then
      -- do more processing
    end if;
  end if;
end process;

请注意，没有必要在时钟进程中向自身写入信号，除非您想明确表明该信号保持其旧值。