SystemVerilog 是否支持嵌套包？答案

【问题标题】：Does SystemVerilog support nested packages?SystemVerilog 是否支持嵌套包？
【发布时间】：2016-10-13 03:51:03
【问题描述】：

我有一个生成 .sv RAL 文件的工具，用于 UVM 测试台。问题是这个文件将寄存器块创建为一个包。我的问题是，对于我的测试平台，我想导入多个 .sv RAL 文件（代表不同的 reg 块）。

为此，我想创建一个单独的包 all_my_regs_pkg.sv 并将其他包包含到此包中。我收到一个编译错误并查看它，看起来 SystemVerilog 中不支持嵌套包。

那么当我想使用它们时，我需要手动导入每个 reg 块包吗？我想我可以创建一个包含导入的文件并只包含它，但这是唯一的方法吗？

【问题讨论】：

【解决方案1】：

SystemVerilog 不允许嵌套包声明。对您来说最好的做法是定义一个文件，该文件是包导入语句的列表，并在需要时让用户 `include 该文件。

这是另一个允许您链接包导入的 SV 功能，但您必须显式地 export 一个符号，您导入到一个包中以供下一个包导入。请参阅 1800-2012 LRM 中的第 26.6 节从包中导出导入的名称

【讨论】：