我想将两个信号订购到 vhdl 中的一个输入答案

【问题标题】：I want to order two signals to one input in vhdl我想将两个信号订购到 vhdl 中的一个输入
【发布时间】：2013-08-01 08:53:02
【问题描述】：

我希望一个输入（滴答声）有两个信号（溢出 1 和 set1）。

counter2 : counter
generic map (border => 5, width => 4)
port map (RST => RST,
       tick => overflow1 [...] set1, -- overflow1 and set1 are these signals  
   enable => SW0,
       x => count2,
   overflow => overflow2);

所以我想填补那里的空白。我希望你能理解我的问题。谢谢

【问题讨论】：

标签： vhdl xilinx spartan

【解决方案1】：

假设tick是一个输入端口，overflow1和set1是std_logic，那么在VHDL-2008中你可以做overflow1 or set1。

在以前的 VHDL 版本中，如 VHDL-2002 及之前的版本，您必须制作一个内部临时信号，如 temp <= overflow1 or set1，并使用它来驱动端口。

【讨论】：

好的，是的，你看到了我的问题。我已经尝试过第一种方法，但失败了，所以我想我使用的是旧版本。如何制作内部温度信号？
在architecture ... is之后，定义新信号，然后在begin ... end内部赋值。
它已经尝试发出这个信号："signal temp : STD_LOGIC;"然后赋值：“temp temp”
@Alex Heintz：您能否分享更多您的代码（以及您收到的实际错误消息），以便我们能够提供更多帮助。 MortenZdk 和 Qiu 的回答应该没问题。