Verilog 门级仿真中复位的意外“X”值

Question

我在综合后为verilog网表运行门级仿真以进行功能验证。然而，当它在模拟开始时应该为“0”时，重置值为“X”。从图中我们可以看到输入 dsc_reset_b_r 为 0，但是在连接到反相器后，该值变为“X”，这是意料之中的。对于相同的设计和测试平台，rtl 模拟工作得很好 Schematic from Simvision 什么会导致重置的“X”？

Answer 1

没有其他驱动 dsc_reset_b 的来源。我只是通过更改合成脚本意外地解决了这个问题，但不确定是哪个命令导致了这个问题。