modelsim中verilog的仿真结果答案

【问题标题】：Simulation results of verilog in modelsimmodelsim中verilog的仿真结果
【发布时间】：2017-07-19 04:02:47
【问题描述】：

对于我的任务，我需要在日志文件中获取我在 modelsim 中的 verilog 模拟结果。我已经截取了波形窗口的屏幕截图。除此之外，我还从成绩单窗口中取出了打印件。

有没有办法将脚本存储到日志文件中？

请解释存储我的verilog模拟结果的命令。

【问题讨论】：

您是问如何使用系统任务$display、$monitor、$fopen、$fdisplay、$fclose等吗？
是的，当我使用 $display 之类的任务时，输出会写入脚本窗口。我已经截取了成绩单窗口的屏幕截图。除此之外，当我在互联网上搜索时，我看到了类似 -logfile | -l （可选）生成编译的日志文件。 -logfile — 将脚本数据保存到。但是该命令对我不起作用。我创建了一个文件并指定了路径，但没有将输出写入其中。请解释记录我的模拟结果的方法

【解决方案1】：

.vcd 文件是 IEEE 1364-1995 标准文件，其中包含对调试仿真有用的所有仿真波形信息。它包含设计中的所有信号，因此如果您需要在“波形”窗口中添加信号，则无需重新运行仿真。

创建 .vcd 文件：

1) 在脚本窗口中成功编译和加载设计

2) 指定 VCD 文件名

3) 启用 VCD 以在所需实例下转储信号

注意：此命令不会转储子实例的信号

                  Enable VCD for encrypted instances will generate warnings

4) 运行模拟生成VCD数据库

5) 退出模拟

为了能够在 Modelsim Waveform 窗口中显示 .vcd 文件中的信号：

  1)    Convert VCD to WLF format in ModelSim

注意：如果转换失败，多半是由于实例路径不存在造成的。确保步骤 3 中指定的所需实例路径正确

2) 退出当前的 ModelSim 会话（ModelSim 需要用于生成正确的 VCD 文件）

3) ModelSim 会话并打开在步骤 1 中创建的 WLF 文件

4) 在对象窗口中选择要调试的信号并将它们添加到波形窗口中

【讨论】：