编辑 Qsys 生成的顶级 verilog 组件

【问题标题】：Edit top verilog component generated by Qsys编辑 Qsys 生成的顶级 verilog 组件
【发布时间】：2026-02-22 10:55:02
【问题描述】：

是否可以在 Quartus 综合之前修改 Qsys 生成的 Verilog？

我在 Qsys 下设计了一个组件。我在我的 Quartus (14.0) 项目下添加了 design.qsys 文件，并将其选为 «top-level»。

Qsys 生成一个名为 design.v 的 verilog *组件，但如果我修改它，Quartus 将在综合项目时擦除我的修改。

我想修改顶部组件以在 fpga I/O（芯片选择和写入）上“导出”一些 avalon 信号，以便在我的示波器上看到它。

【问题讨论】：

【解决方案1】：

好的，我找到了解决方案。事实上，我选择了 design.qsys 作为 «top-level»。这样做会重新生成所有 HDL 代码。为避免这种情况，添加 design.qip 是一种首选方式。该文件可以在目录下找到：设计/综合/design.qip

【讨论】：