Chisel 是否应该生成 verilog 测试台逻辑？

Question

我有以下测试代码并使用 --genHarness 调用 chiseMain。 Verilog 是为线束生成的，但它不包含来自 Tester 类的任何逻辑。关于为什么我没有得到我期望的逻辑的任何想法？我正在使用 Chisel 2.10。

代码：

class TestMultiPortedMem(c: MultiPortedMem) extends Tester(c) {
  var i = 0

  // Write address as data                                                                                    
  for (p <- c.io.wports) {
    poke(p.wen, 1)
    poke(p.addr, i)
    poke(p.wdata, i)
    step(1)
    i = i + 1
  }

  // Read it back                                                                                             
  i = 0
  for (p <- c.io.rports) {
    poke(p.addr, i)
    step(1)
    expect(p.rdata, i)
    i = i + 1
  }
}

object TestMem {
  def main(args: Array[String]): Unit = {
    //chiselMainTest(Array[String]("--backend", "v", "--genHarness"),                                         
    chiselMainTest(args,
      () => Module(new MultiPortedMem(1,1,1,128,32))){c => new TestMultiPortedMem(c)}
  }
}

生成的 Verilog：

module test;                                                                                                  
  reg [0:0] io_enable;                                                                                        
  reg [6:0] io_rports_0_addr;                                                                                 
  reg [31:0] io_wports_0_wdata;                                                                               
  reg [6:0] io_wports_0_addr;                                                                                 
  reg [0:0] io_wports_0_wen;                                                                                  
  reg [6:0] io_rwports_0_addr;                                                                                
  reg [31:0] io_rwports_0_wdata;                                                                              
  reg [0:0] io_rwports_0_wen;                                                                                 
  wire [31:0] io_rports_0_rdata;                                                                              
  wire [31:0] io_rwports_0_rdata;                                                                             
  reg clk = 0;                                                                                                
  parameter clk_length = `CLOCK_PERIOD;                                                                       
  always #clk_length clk = ~clk;                                                                              
  /*** DUT instantiation ***/                                                                                 
    MultiPortedMem                                                                                            
      MultiPortedMem(                                                                                         
        .clk(clk),                                                                                            
        .io_enable(io_enable),                                                                                
        .io_rports_0_addr(io_rports_0_addr),                                                                  
        .io_wports_0_wdata(io_wports_0_wdata),                                                                
        .io_wports_0_addr(io_wports_0_addr),                                                                  
        .io_wports_0_wen(io_wports_0_wen),                                                                    
        .io_rwports_0_addr(io_rwports_0_addr),                                                                
        .io_rwports_0_wdata(io_rwports_0_wdata),                                                              
        .io_rwports_0_wen(io_rwports_0_wen),                                                                  
        .io_rports_0_rdata(io_rports_0_rdata),                                                                
        .io_rwports_0_rdata(io_rwports_0_rdata)                                                               
 );                                                                                                           

  /*** resets &&  VCD / VPD dumps ***/                                                                        
  initial begin                                                                                               
  end                                                                                                         

  task check_value;                                                                                           
    input [255:0] data;                                                                                       
    input [255:0] expected;                                                                                   
    begin                                                                                                     
      if (data == expected)                                                                                   
        $display("PASS");                                                                                     
      else                                                                                                    
        $display("FAIL");                                                                                     
    end                                                                                                       

  endtask                                                                                                     

  always @(posedge clk) begin                                                                                 
      $display("MultiPortedMem.io_rwports_0_rdata: 0x%x,  MultiPortedMem.io_rports_0_rdata: 0x%x, ", io_rports_0_rdata, io_rwports_0_rdata);                                                                                   
  end                                                                                                         

endmodule                                                                                                     

Answer 1

Chisel 2.10 太旧，无法支持--genHarness 选项。由于它是一项仍在开发中的功能，因此没有关于无效标志的警告。您需要使用 Chisel 2.18 从 --genHarness 获得正确的行为。

Sonatype 的新版本很快就会发布，这将使已编号的版本达到 Chisel 的 Git 大师的当前状态。

不过，一般来说，--genHarness 选项不支持生成执行测试器功能的逻辑。相反，它会生成一个 Verilog 测试平台，该测试平台接受编码的命令行输入，允许修改* I/O 和状态元素的模拟值。

这个生成的测试器在由 Chisel 测试器生成的 VCS 进程中运行，然后通过 IPC 将其 peek、poke 和 step 命令发送到 VCS。由于--genHarness 生成的测试平台旨在接受这些输入，因此可以像使用 C++ 仿真一样测试 DUT 的 Verilog 实例。

虽然理论上可以有一个框架来生成独立的 Verilog 测试器，在 Tester-扩展类中编码一些逻辑，但它需要将 Scala 程序的行为嵌入到模拟 Verilog 中，这是一个显着的对于--genHarness，比现有使用 IPC 更难的解决方案。