Verilog：未声明 Reg

【问题标题】：Verilog: Reg is not declaredVerilog：未声明 Reg
【发布时间】：2012-11-29 16:29:39
【问题描述】：

这里是reg赋值的声明

reg [5:0]R = {bi7 ,[15:11]RGB}; //bi7 is a parameter

但是在模块的最后一行我得到这个错误，它指向同一个 reg 分配。

ERROR:HDLCompiler:69 - "path.v" Line 58: <R> is not declared.

谁能帮我解决这个问题，因为我对verilog的整个体验只是一本书:(

【问题讨论】：

标签： verilog hdl

【解决方案1】：

在 verilog 中，您只能在 always 或 initial 块中为 reg 赋值。您还可以在总线名称的错误一侧获得用于从 RGB 总线中剥离位的位范围。

reg [5:0] r;
always @(RGB) begin
    r = {bi7, RGB[15:11]};
end

请注意，在 verilog 中，代码中的参数名称（例如 bi7）通常以大写形式定义和编写，以便于识别。

【讨论】：