【发布时间】：2019-04-01 11:24:57
【问题描述】：
我想为 FPU 模块编写一个测试，但找不到在 SystemVerilog 中更改实数舍入模式的方法。是否存在系统功能或任何简单的方法可以做到这一点？
在此感谢您
【问题讨论】：
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您对哪种舍入模式感兴趣？
标签： rounding system-verilog ieee-754
【发布时间】：2019-04-01 11:24:57
【问题描述】：
无法更改舍入模式（远离 0）。您可以选择使用 $rtoi 函数进行截断，或者直接使用 $realtobits 查看位模式。
【讨论】：
我认为您应该通过 DPI 将其发送到 C 环境，在那里您应该能够更精确地控制正在使用的舍入模式。
【讨论】：