如何在 SystemVerilog 中实现参数化 Mux？

Question

我在使用 VCS 合成器的 System Verilog 中收到以下错误：

以下访问的索引数无效。 总线[i]

我基本上是在尝试做一个由接口组成的可参数化多路复用器，选择总线是单热的：

module myMux
    #(int unsigned WIDTH=3)
    (
        my_interface              bus[WIDTH-1:0],
        input  logic [WIDTH-1:0]  select,
        output logic [31:0]       out_data
    )
    always_comb begin
        out_data = 'x;
        for (int unsigned i=0; i < WIDTH; i++) begin
            if (select[i]) out_data = bus[i].in_data;
        end
    end
endmodule

我尝试了this answer here 中列出的不同方法（包括使用 |= ），但我总是遇到同样的错误。使用“genvar i”而不是 int 甚至无法编译。

如果我用 bus[0] 替换 bus[i]，那么它会编译（但这不是我想要的）。 . .此外，用 for 语句中的数字（即 i

有什么想法吗？代码需要是可综合的。

Answer 1

只能通过模拟常量（参数、genvar 或硬编码数字）访问阵列接口的实例。数据类型和设计元素都使用点名来访问受尊敬的成员或分层名称，但访问索引数组的规则不同。我能快速找到的最佳描述是 IEEE Std 1800-2012 § 23.6 分层名称和 § 23.7 成员选择和分层名称。

这里有两种可能的解决方案：

三态解决方案：如果 select 为 0，则浮动，x 在具有多个冲突驱动程序的位上。

module myMux
    #(int unsigned WIDTH=3)
    (
        my_interface              bus[WIDTH-1:0],
        input  logic [WIDTH-1:0]  select,
        output wire  [31:0]       out_data
    );
  for (genvar i=0; i < WIDTH; i++) begin : loop
    assign out_data = select[i] ? bus[i].in_data : 'z;
  end
endmodule

优先级选择器：使用本地二维数组映射接口实例。这个map 可以在always 块中访问。如果您使用的是 FPGA，这是更好的解决方案，因为它不需要三态。

module myMux
    #(int unsigned WIDTH=3)
    (
        my_interface              bus[WIDTH-1:0],
        input  logic [WIDTH-1:0]  select,
        output logic [31:0]       out_data
    );
  logic [31:0] map [WIDTH];
  for (genvar i=0; i < WIDTH; i++) begin : loop
    assign map[i] = bus[i].in_data;
  end
  always_comb begin
    out_data = 'x;
    for(int unsigned i=0; i<WIDTH; i++) begin
      if (select[i]) out_data = map[i];
    end
  end
endmodule