如何在断言中使信号稳定一段时间答案

【问题标题】：How to make a signal stable for quite some time in the assertion如何在断言中使信号稳定一段时间
【发布时间】：2019-06-26 19:06:14
【问题描述】：

假设我有如下断言。现在在这里我希望信号 A 在上升后保持稳定一段时间。也就是说，在第一次出现 D == 4 之前，A 应该是高电平，之后它可以随时变低。我也不想在这个断言中使用##[0:$]。

任何帮助/建议将不胜感激。谢谢。

property p_check(A,B,C,D,E);
     @(posedge clk) disable iff(!resetn)
      $rose(A) ##1 B ##0 (C == 3) ##0 (D != 2) |=> (D == 4)[->1] ##[0:2] (!E throughout A);
   endproperty : p_check

【问题讨论】：

标签： system-verilog uvm system-verilog-assertions

【解决方案1】：

你应该把它写成一个单独的属性。

 @(posedge clk) disable iff(!resetn)
    $rose(A) |=> $stable(A) until (D==4);

【讨论】：