如何在 System Verilog 中断言另一个信号之前确保信号为高电平

【问题标题】：How to ensure a signal is high until another signal has been asserted in System Verilog如何在 System Verilog 中断言另一个信号之前确保信号为高电平
【发布时间】：2018-10-23 15:11:32
【问题描述】：

我想检查信号“a”是否为高电平，直到信号“b”被断言为止。

信号“a”在信号“b”=1之前不应变为0；

如何使用并发断言？

【问题讨论】：

标签： verilog system-verilog hdl system-verilog-assertions

【解决方案1】：

assert property (@(posedge clk) $rose(A) |-> A throughout B[->1]);

【讨论】：

如果我想在跟踪中生成具有此条件的反例，是否只否定如下所示的属性？ assert property (@(posedge clk) (not($rose(A) |-> A throughout B[->1])));