在 vivado 中综合和实现时忽略 I/O 计数答案

【问题标题】：Ignore I/o count when syntheis and implementation on vivado在 vivado 中综合和实现时忽略 I/O 计数
【发布时间】：2018-07-23 19:32:46
【问题描述】：

我有一个包含很多 io 的设计，所以它们比 fbga 的 io 还多我的设计将连接到顶级模块但是现在我想在不将设计 IO 连接到 fbga 箱的情况下合成它

【问题讨论】：

你的问题是？
我希望输入输出信号不连接到合成中的 fbga bin
这个设计是一个cpu核心它有很多io信号所以它比fbga可以容纳的模块稍后会连接到另一个模块但是现在我想综合它来测试它的时序等等但我不能，因为它的输入比 fbga 的输入多
@Oldfart 你有答案吗
@Oldfart 你有答案吗

【解决方案1】：

您所描述的是out-of-context 模式。这允许您合成一个具有所有 IO 作为虚拟引脚的模块。

或者使用TCL命令：

set_property -name {STEPS.SYNTH_DESIGN.ARGS.MORE OPTIONS} -value {-mode out_of_context} -objects [get_runs synth_1]

【讨论】：