如何从系统verilog接口范围内的类扩展？答案

【问题标题】：How to extend from a class present in the scope of a system verilog interface?如何从系统verilog接口范围内的类扩展？
【发布时间】：2018-02-09 22:38:39
【问题描述】：

我正在经历这个，因为我的一些 UVC 使用这种方法：

https://www.doulos.com/knowhow/sysverilog/uvm/easier_uvm_guidelines/parameterized_interface/

但我想在接口中扩展类并添加/覆盖更多功能。

但是当我试图重写该类时，编译器找不到该类，因为它是在接口范围内的。

关于如何覆盖类而不是重新实现所有功能的任何建议？

提前致谢。

【问题讨论】：

标签： system-verilog uvm

【解决方案1】：

这是使用这种方法的一个问题 - 您只能从接口内扩展类。但这与使用虚拟接口没有什么不同——你不能扩展接口。

您可以做的最好的事情是将扩展类放在接口中。使用工厂覆盖类的构造。

【讨论】：