在系统 verilog 接口中声明的包答案

【问题标题】：packages declared inside system verilog interface在系统 verilog 接口中声明的包
【发布时间】：2018-01-18 22:07:22
【问题描述】：

是否可以在 SystemVerilog 接口内定义包？

示例：

interface my_ifc();

    package a;
        logic reset;
        logic clk_usb;

    endpackage

    logic Rwn; 
    logic [7:0] Addr;


endinterface

【问题讨论】：

【解决方案1】：

没有。必须在任何其他嵌套范围之外（在编译单元级别）声明包

【讨论】：

【解决方案2】：

Package 是一种在 SystemVerilog 中的模块、接口和程序之间共享代码的方法。在您的情况下，您可以在界面之外创建一个包，然后只需在包中导入您希望的任何内容，以便使其可见。像这样：

import a::*;

但是包，写在界面里面，没有用。

【讨论】：