VHDL-“信号无法合成，同步描述错误” [重复]

Question

在 Xilinx 中合成此代码时出现错误。这个错误是： "信号 Z_1 无法合成，同步描述错误"

entity uk3 is
     port(
         rst : in BIT;
         C : in INTEGER;
         clk : in BIT;
         S : out INTEGER
         );
end uk3;

--}} End of automatically maintained section

architecture uk3 of uk3 is
begin
    process (C,clk,rst)
    variable Z_1 : integer:=0;
    begin
        if rst='1' then Z_1:=0;
        elsif rst='0'and clk'event and clk='1'and C=1
            then 
            Z_1:=Z_1 + 1;
        elsif rst='0'and clk'event and clk='1'and C=2
            then
            Z_1:=Z_1 + 2;   
        else
            Z_1:=Z_1;
        end if;
        S<=Z_1;
        end process;

     -- enter your statements here --

end uk3;

为什么？请

Answer 1

您可能应该正确描述您的同步过程。这不是 c/c++，你应该使用适当的模板，否则它不会合成。特别是，您应该只有一个对时钟边缘敏感的语句。

例如：

process (clk,rst)
variable Z_1 : integer:=0;
begin
    if rst='1' then 
        Z_1:=0;
    elsif rising_edge(clk) then
        case C is
            when 1 =>
                Z_1:=Z_1 + 1;
            when 2 => 
                Z_1:=Z_1 + 2;
            when others =>
                null;
        end case;
        S<=Z_1;
    end if;

end process;

注意，敏感度列表中没有 C，因为它不是必需的。如果没有上升沿，它无论如何都不会触发（它与时钟的上升沿同步）

我还没有测试过这段代码，但它应该可以工作。

实际上，你为什么不制作 Z_1 信号，而不是变量？