Modelsim/Questasim 单元延迟仿真

【问题标题】：Modelsim/Questasim unit delay simulationModelsim/Questasim 单元延迟仿真
【发布时间】：2020-06-09 13:47:05
【问题描述】：

我想使用 Questasim 10.1 启动单位延迟 RTL 模拟。我查看了如何编译设计，我看到有一个选项 +delay_mode_unit 用于编译 verilog 文件。我的设计是vhdl。

这种设计有什么选择吗？

【问题讨论】：

【解决方案1】：

通过参考Modelsim 10.1c User Manual-Chapter 7, Cell Libraries，您可以了解 Modelsim 如何支持各种 Verilog ASIC 和 FPGA 单元库。单位延迟模式在手册的一页后解释。

关于 VHDL，我找不到 Modelsim 得到确认支持的类似部分。但是，在Chapter 14, VHDL VITAL SDF 中，您可以找到如何仅为 VITAL 单元启用计时。您可以阅读以下部分SDF to VHDL Generic Matching 以获得更多帮助。

还可以查看Chapter 6, VITAL Usage and Compliance，了解如何为 VHDL 进行工作设置。

【讨论】：