VHDL：有错误编码的除法，但在 Quartus II 上编译时有错误，但在 Xilinx ISE 上没有

Question

我对 VHDL 很陌生，我想得到一些帮助。你看，我们的导师告诉我们编写二进制除法（首先将二进制转换为整数），如果除数为零，则输出误差波形将显示在模拟中。这是我的代码：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity division_in is
    Port ( A : in  STD_LOGIC_VECTOR (7 downto 0);
           B : in  STD_LOGIC_VECTOR (7 downto 0);
           clk : in  STD_LOGIC;
           Y : out  STD_LOGIC_VECTOR (7 downto 0);
           err : out  STD_LOGIC);
end division_in;

architecture Behavioral of division_in is

begin

  process(clk)
  begin
    if clk='1' and clk'event then -- error here
      Y <= conv_std_logic_vector(conv_integer(A)/conv_integer(B),8);
      err <= '0';
    elsif B = 0 then
      err <= '1';
    end if;
  end process;

end Behavioral;

当我尝试在 Xilinx ISE 9.1i（大学使用的）中使用“检查语法”时，成绩单上没有显示语法错误。我什至可以毫无问题地使用测试台波形来模拟它。 但是，当我将此代码导入 Quartus II 时，我在消息中收到 5 个错误，尤其是在这个：

错误 (10818)：无法在 division_in.vhd(45) 推断“err”寄存器，因为它在时钟边沿之外没有保持其值

我不知道在将确切的代码从 Xilinx 复制到 Quartus 时我做错了什么，但非常感谢我在 Quartus II 上出现此错误但在 Xilinx ISE 9.1i 上没有出现此错误的原因。由于 Xilinx ISE 已经不再兼容我的笔记本电脑，我只使用 Quartus II 代替，因为它还具有“矢量波形文件”仿真的仿真功能。

Answer 1

好的，第一件事是第一，不要use IEEE.STD_LOGIC_ARITH.ALL;或use IEEE.STD_LOGIC_UNSIGNED.ALL。您应该使用use ieee.numeric_std.all，它为您提供了使用signed 和unsigned 类型的算术，以及std_logic_vector 和integer 的强制转换和转换函数。

现在让我们看看你的代码：

if clk='1' and clk'event then -- error here
  Y <= conv_std_logic_vector(conv_integer(A)/conv_integer(B),8);
  err <= '0';
elsif B = 0 then
  err <= '1';
end if;

仅查看err 信号，这说明在时钟上升沿，将err 设置为'0'，否则如果B = 0，则设置err 到 '1'。您提到这在模拟中有效，但对于综合，您需要考虑这在真实硬件中意味着什么。您如何想象没有检测到时钟沿的情况？答案是不能。

目前尚不清楚您想要实现的具体目标，但在对上述软件包进行更改后，两种可行的替代方案是：

if rising_edge(clk) then -- Use rising_edge() function
  Y <= std_logic_vector(signed(A)/signed(B));
  err <= '0'; -- Synchronous clear of `err`
end if;
if signed(B) = 0 then -- Asynchronous set of `err`
  err <= '1';
end if;

或

if rising_edge(clk) then
  Y <= std_logic_vector(signed(A)/signed(B));
  if signed(B) = 0 then
    err <= '1'; -- Synchronous control of `err`
  else
    err <= '0';
  end if;
end if;

如果您为端口提供它们实际的类型，即signed，则代码将需要更少的类型转换。您的流程的核心将如下所示：

if rising_edge(clk) then
  Y <= A / B;
  if B = 0 then
    err <= '1'; -- Synchronous control of `err`
  else
    err <= '0';
  end if;
end if;

我希望你能看到这篇文章是多么容易阅读。