Verilog 中的可合成 FF，低电平有效复位答案

【问题标题】：synthesizable FF in Verilog with active low resetVerilog 中的可合成 FF，低电平有效复位
【发布时间】：2016-07-04 14:20:44
【问题描述】：

我想合成一个带有正边沿时钟和低电平有效复位的 FF。我编写了以下 Verilog 代码：

module dff_rstL (q,qn,clk,d, clearL);
input  clk,d, clearL ;
output q,qn;
reg q;
always @(posedge clk or negedge clearL)            //asynchronous reset
 begin
    if (clearL) begin
        q <= d;             
    end
 else    begin       
     q <= 1'b0;                 
   end         
end
assign  qn=~q;
endmodule

但我在合成过程中遇到以下错误：

无法测试变量“clearL”，因为它不在事件表达式中或极性错误。 (ELAB-300) * Presto 编译因 1 个错误而终止。 *

你知道我可以让它合成吗？非常感谢！！！

【问题讨论】：

标签： verilog synthesis digital

【解决方案1】：

测试逻辑应该是 ~clearL 和第一行/条件重置块。

module dff_rstL (q,qn,clk,d, clearL);
input  clk,d, clearL ;
output q,qn;
reg q;
always @(posedge clk or negedge clearL)            //asynchronous reset
 begin
    if (~clearL) begin
     q <= 1'b0;
    end
 else    begin
        q <= d;
   end
end
assign  qn=~q;
endmodule

【讨论】：