在 systemverilog 中，是否可以对参数化类型进行条件化？

【问题标题】：In systemverilog, is it possible to conditionalize a parameterized type?在 systemverilog 中，是否可以对参数化类型进行条件化？
【发布时间】：2017-09-10 20:32:38
【问题描述】：

在 systemverilog 中，我可以对参数化类型进行条件化吗？

我想做这样的事情：

parameter IS_R = 0,
parameter type id_t = IS_R ? r_t : d_t

我的 lint 程序不喜欢这样，有什么想法吗？违法吗？

【问题讨论】：

标签： system-verilog parameterized-types

【解决方案1】：

不，你不能这样做。 SystemVerilog LRM 只允许两个带有类型参数的操作——赋值和相等。您可以尝试使用generate 构造，但使用条件类型的代码必须在生成的块内。

【讨论】：

Dave，LRM 中是否有相应的 page#/lines？
根据 BNF 是非法的。请参阅6.20.1 参数声明语法和A.2.1.1 模块参数声明