Verilog 中的 32 位除法器与有限状态机控制

【问题标题】：32-bit Divider in Verilog with Finite State Machine ControlVerilog 中的 32 位除法器与有限状态机控制
【发布时间】：2018-10-07 16:14:49
【问题描述】：

我正在尝试在 Verilog 中实现 32 位除法器，但遇到了问题。 A和B是要除的数字。到目前为止，这是我的代码。测试台的输出是：

我做错了什么？另外，当输出同时为高和低时是什么意思？这是在 EDAPlayground 中实现的：

【问题讨论】：

【解决方案1】：

不确定这是否是您唯一的问题，但您在控制路径中的组合逻辑块中使用nextstate。您应该使用state 的大小写（即，它不应该是case (nextstate)，而是case (state)）

您也不应该在控制路径中的always @(posedge clk or negedge reset) 寄存器块和always @(*) 组合块中设置load、run、err 和ok，它们只能从组合块。

【讨论】：