我对 UVM 有疑问。假设我有一个带有两个接口的 DUT，每个接口都有它的代理，用相同的时钟生成事务。这些事务由记分板上的分析导入（和写入函数）处理。我的问题是这两个事务都读取/修改记分牌的共享变量。
我的问题是：
1) 我是否必须通过信号量明确地保证互斥？ （我想是的）
2) 一般来说，这是一种正确的方法吗？
3）和主要问题，可以以某种方式修复执行顺序吗？
根据该顺序，共享变量的值可能会发生变化，从而产生不一致。此外，该顺序是由规范确定的。
提前致谢。
【问题讨论】：
标签： system-verilog uvm
这是一个很难解决的问题。如果您在同一时间步内获得 2 笔交易，则无论它们发送到记分牌的顺序如何，您都必须能够处理它们。您无法确定首先触发哪个监视器。您唯一能做的就是收集交易并在时间步结束时进行建模/检查/等。
信号量仅在您有需要（模拟）时间尝试访问共享资源的并发线程时才能为您提供帮助。如果你从分析端口获取东西，那么你会在 0 时间内得到它们，所以信号量在这里对你没有帮助。
【讨论】：
虽然 SystemVerilog 任务和函数确实同时运行，但它们不会并行运行。理解并行和并发之间的区别很重要，已经很好地解释了here。
因此，虽然 SystemVerilog 任务或函数可能与另一个任务或函数同时执行，但实际上它实际上并没有同时运行（运行时上下文）。 SystemVerilog 调度程序保留所有需要在同一仿真时间上运行的任务和功能的列表，并且当时它在同一处理器（并发）上一个接一个（顺序）执行它们，而不是在多个处理器上一起执行（并行性）。因此，互斥是隐含的，您不需要在该帐户上使用信号量。
两个这样的并发函数的执行顺序不是确定性的，但它是可重复的。因此，当您在同一个模拟器上多次执行测试台时，执行顺序将是相同的。但是两个不同的模拟器（或同一模拟器的不同版本）可以以不同的顺序执行这些功能。
如果规范需要特定的执行顺序，您需要通过让这些任务/功能之一等待另一个来确保该顺序。在您的记分板示例中，由于您使用的是分析端口，因此您将有两个“写入”函数（可能使用 uvm_analysis_imp_decl 宏）同时执行。为了确保顺序，（因为函数不能等待）您可以分叉出 join_none 线程并通过引入一个在第一个线程结束时触发的事件让一个线程等待另一个线程，另一个线程等待这个事件一开始。
【讨论】：
所以据我了解，答案是：compiler/vendor/uvm 无法保证执行顺序。如果您需要确保在同一时间步骤中实际发生的顺序，您需要正确使用信号量以使其按您想要的方式工作。 另一件事是，如果它们处于相同的模拟时间，只有您自己知道哪个必须在另一个之后执行。
【讨论】：
这是一个经典的竞争条件，其结果取决于实际的线程顺序...
首先，您必须确定写竞争是否对您有问题和/或在这种情况下是否存在优先顺序。如果您不在乎最后一次访问将获胜。
如果访问不是原子的，您可能需要一个信号量来确保一次只处理一个访问，然后等待第一个访问完成。
【讨论】：