ARM 中断和上下文保存

Question

我正在尝试了解中断在 ARM 架构中是如何工作的（具体来说是 ARM7TDMI）。我知道有七个异常（复位、数据中止、FIQ、IRQ、预取中止、SWI 和未定义指令），它们以特定模式执行（分别为主管、中止、FIQ、IRQ、中止、主管和未定义）。我有以下问题。

1.当CPSR(status register)中的I和F位设置为1来禁止外部快速中断时，其他5个异常是否也被禁止了？

2. 如果在I和F位使能时SWI没有被禁止，那么是否可以在外部中断的ISR中故意触发SWI异常？

3.当任何中断被触发保存CPSR到SPSR时，改变模式由处理器自己完成。那么，编写 ISR 处理程序函数并使用处理程序地址更新向量表是否足够（我不想将 r0 保存到 r12 通用寄存器）？

4. 每当执行模式更改时，处理器内部是否会进行上下文保存（即使我们手动更改模式）？

5. 如何屏蔽/禁用 SWI 异常？


谢谢。

Answer 1

1. 当CPSR（状态寄存器）中的I和F位设置为1以禁用外部和快速中断时，其他5个异常是否是 也被禁用了？

不，这些都取决于您的代码是否正确。例如，编译器通常不会生成swi 指令。

1. 如果在启用 I 和 F 位时未禁用 SWI，是否可以在 外部中断？

是的，这是可能的。您可以在 swi 处理程序中检查 SPSR 的模式，并根据需要中止（或任何适当的）。

3.当任何中断被触发保存CPSR到SPSR时，改变模式由处理器自己完成。那么，写就够了吗 ISR 处理程序函数并使用处理程序更新向量表 地址（我不想将 r0 保存到 r12 通用寄存器）？

没有人想保存寄存器。但是，如果您使用 r0 到 r12，则主代码将损坏。已存储的sp 用于存储这些寄存器。此外，向量表不是处理程序地址，而是指令/代码。

4. 无论何时更改执行模式，处理器内部都会进行上下文保存（即使我们更改了模式 手动）？

不，向量页面中的指令/代码负责保存上下文。如果您有一个可抢占的操作系统，那么您需要保存进程的上下文并稍后恢复。您可能有 1000 多个进程。因此 CPU 无法自动执行此操作。您的上下文保存区域可能植根于super mode 堆栈；在这种情况下，您可以使用 ISR/FIQ sp 作为临时寄存器。例如，ARM Linux 中的switch_to 函数可能会有所帮助。 thread_info 植根于主管堆栈，用于用户空间进程/线程的内核管理。最少的代码（删除了功能）是，

__switch_to:
    add ip, r1, #TI_CPU_SAVE                @ Get save area to `ip`.
    stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
    add r4, r2, #TI_CPU_SAVE                @ Get restore area to `r4`
    ldmia   r4, {r4 - sl, fp, sp, pc}  )    @ Load all regs saved previously
    @ note the last instruction returns to a previous 
    @ switch_to call by the destination thread/process

5. 如何屏蔽/禁用 SWI 异常？

你不能这样做。您可以编写一个 swi 处理程序，该处理程序只增加 PC 和/或您可以根据它的作用跳转到 undefined 处理程序。