用 Yosys 生成 TIE 细胞？答案

【问题标题】：Generate TIE cells with Yosys?用 Yosys 生成 TIE 细胞？
【发布时间】：2015-10-26 21:08:12
【问题描述】：

我正在使用Yosys 来综合我的 RTL 设计，其中包括几个字面常量，例如以下代码中的绑定输出端口：

module my_module (
    input a,
    input b,
    output c,
    output d);

    assign c = a & b;
    assign d = 1'b1;
endmodule

在这种情况下，输出d 显然总是一个逻辑输出。我使用的流程包括 abc -liberty my_stdcells.lib 调用以将组合逻辑映射到库提供的标准单元，然后是 clean 和 write_verilog 调用。

我正在使用的单元库还提供了TIELO 和TIEHI 单元，但是合成的 Verilog 网表不包括这些单元的任何实例，而是仍然像上面的示例一样显示文字常量。

我可能会编写一个脚本来对合成的网表进行后处理，以用库中的TIE* 单元实例替换这些文字，但我想知道是否可以让 Yosys 以某种方式为我做这件事，从而产生类似

TIEHI tiehi_d_inst(.Y(d));

对于上面代码中的assign d = 1'b1 行。

【问题讨论】：

【解决方案1】：

您要查找的命令是hilomap。例如，要映射到具有Y 输出的TIEHI 和TIELO 单元格，请使用以下内容：

hilomap -hicell TIEHI Y -locell TIELO Y

这将为设计中的每个常量位创建一个单独的TIEHI/TIELO 单元。使用选项-singleton 仅创建具有更高扇出的单个TIEHI/TIELO 单元。

【讨论】：