https://mp.weixin.qq.com/s/7N3avTxTd2ZUnAcKg4w3Ig
D触发器对边沿敏感，只有当相应的边沿出现时，才会触发D的值传播到输出Q。
https://www.cnblogs.com/IClearner/p/6443539.html
参考链接
https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/sequential/ff/DFlipFlop.java
1.创建DFlipFlop.java, 并生成构造方法和logic()方法
略
根据逻辑原理图，添加输入输出线
3. 在构造方法中搜集输入输出线并调用construct()方法
4. 在logic()方法中创建子节点并连线
5. 创建inst静态方法方便后续使用
略
6. 创建main方法执行验证
运行结果为：
可以看到只有当clk从0变为1即上升沿时，d的值才会传播到q输出。
7. 生成Verilog
生成定制化模块名：
无
调用toVerilog()方法生成Verilog实现。
略
执行结果如下：