芯片制造工艺中的衡量指标

一、芯片厂商

目前芯片厂商有三类：IDM、Fabless、Foundry。
IDM（集成器件制造商）指 Intel、IBM、三星这种拥有自己的晶圆厂，集芯片设计、制造、封装、测试、投向消费者市场五个环节的厂商，一般还拥有下游整机生产。
Fabless（无厂半导体公司）则是指有能力设计芯片架构，但本身无厂，需要找代工厂代为生产的厂商，知名的有 ARM、NVIDIA、高通、苹果和华为。
Foundry（代工厂）则指台积电和 GlobalFoundries（格芯GF），拥有工艺技术代工生产别家设计的芯片的厂商。我们常见到三星有自己研发的猎户座芯片，同时也会代工苹果 A 系列和高通骁龙的芯片系列，而台积电无自家芯片，主要接单替苹果和华为代工生产。

二、制程

2.1 最小栅极宽度（栅长）

制程一般以特征尺寸来体现，所谓的特征尺寸就是原胞中的最小尺寸，通常以栅极的宽度来表征。因此常说的制程是多少纳米，其实质就是栅极的最小宽度是对应的纳米数。
一个晶体管结构大致如下：
芯片制造工艺中的衡量指标
图中晶体管中，Gate（栅极）与P型半导体材料之间为绝缘氧化层材料（一般为二氧化硅），Source（源极）和Drain（漏极）连接N型半导体材料， P型半导体材料多子为带正电的空穴，N型半导体材料多子为带负电的自由电子，后面有个“+”号表示电子占绝对主导地位。电流从源极流入漏级，栅极相当于闸门，主要负责控制两端源极和漏级的通断。
源极和漏极之间由于是P型材料，所以当栅极不通电时，源极的电子穿过P型材料时，电子与P型材料中的空穴中和，电子就无法到达漏极，即源极和漏极处于断路状态，表示0。
当栅极通电时，将P型材料中带负电的电子吸到栅极附近（虽然P型材料中的电子不多），形成一个通道，这样源极的电子就不会被中和，使得源极的电子能顺利到达漏极，即源极和漏极处于连接状态，表示1。

从源极到漏极，电流会损耗，而栅极的宽度则决定了电流通过时的损耗，表现出来就是手机常见的发热和功耗，宽度越窄，功耗越低。而栅极的最小宽度（栅长），就是 XX nm工艺中的数值。上图中的L就是栅极的宽度。L越短表示电流可以用更短的路径从 Source 端到 Drain 端。

2.2 20nm制程的技术问题

当栅极宽度逼近 20nm 时，栅极对电流控制能力急剧下降，会出现“电流泄露”问题。为了在 CPU 上集成更多的晶体管，二氧化硅绝缘层会变得更薄，容易导致电流泄漏。

电流泄露将会导致：功耗的提高和信号模糊。
1、电流泄露将直接增加芯片的功耗，为晶体管带来额外的发热量；
2、电流泄露导致电路错误，信号模糊。为了解决信号模糊问题，芯片又不得不提高核心电压，功耗增加，陷入死循环。

因而，漏电率如果不能降低，CPU 整体性能和功耗控制将十分不理想。之前台积电产能跟不上很大原因就是用上更高制程时遭遇了漏电问题。

2.3 10nm制程的技术问题

当晶体管的尺寸缩小到一定程度（业内认为小于 10nm）时会产生量子效应，这时晶体管的特性将很难控制，芯片的生产难度就会成倍增长。骁龙 835 出货时间推迟，X30 遥遥无期主要原因可能是要攻克良品率的难关。

另外，骁龙 835 用上了 10nm 的制程工艺，设计制造成本相比 14nm 工艺增加接近 5 成。

三、FinFET

业界主流芯片还停留在 20/22nm 工艺节点上的时候，Intel 就率先引入了 3D FinFET 这种技术。后来三星和台积电在 14/16nm 节点上也大范围用上了类似的 FinFET 技术。

FinFET（Fin Field-Effect Transistor）称为鳍式场效应晶体管，是一种新的晶体管，称为 CMOS。具体一点就是把芯片内部平面的结构变成了3D，把栅极形状改制，增大接触面积，减少栅极宽度的同时降低漏电率，而晶体管空间利用率大大增加。目前已经被大规模应用到手机芯片上。图中左边为平面型，右边为FinFET。
芯片制造工艺中的衡量指标

LPE/LPP/LPC/LPU 又是什么？

在工艺分类上，芯片主要分两大类：
HP（High Performance）： 主打高性能应用范畴；
LP（Low Power）： 主打低功耗应用范畴。
满足不同客户需求，HP 内部再细分 HPL、HPC、HPC+、HP 和 HPM 五种。

HP 和 LP 之间最重要区别就在性能和漏电率上，HP 在主打性能，漏电率能够控制在很低水平，芯片成本高；LP 则更适合中低端处理器使用，因为成本低。

芯片除了在制程上寻求突破，工艺上也会逐步升级。

四、Intel、台积电、三星对制程的定义

下表是三星和台积电对7nm制程的定义， MTr/mm²指的是每平方毫米有几百万个晶体管。

Process	Samsung 7LPP	TSMC 7FF	TSMC 7FF+
晶体管密度	63 MTr/mm² (1.4c×Qualcomm Centriq 10nm density)	83 MTr/mm² (Apple A12)
最小金属间距	46 nm	40 nm	<40 nm
EUV implementation	Replace quad-pattered metal: 20% of total layer set	None	4 layers
EUV-limited wafer output	1500 wafers/day	N/A	~1000wafers/day

注：表中的晶体管密度与具体芯片的型号有一定关系。据悉，三星7nm工艺是每平方毫米1.0123亿个。至于台积电、GF两家的7nm，晶体管密度比三星要低一些。

从表中的数据可知，不同的公司对于7nm制程的定义时有区别的，一个芯片的工艺先进性不能只通过多少纳米制程来判断。

Intel 执行副总裁兼制造、运营和销售集团总裁 Smith 表示，目前业界经常用 16 纳米、14 纳米、10 纳米等制程节点数字来衡量半导体行业的工艺发展，这些数字的确曾经有它真实的物理意义，但现在却并非如此。实际上，Smith 给出了另外一个衡量性能的指标：晶体管密度。

为了提升晶体管密度，在推动制程工艺前进的同时，Intel在 14 纳米制程中采用了鳍式场效应晶体管（FinFET）和超微缩技术（Hyper Sacling），其中超微缩技术能够让 14 纳米和 10 纳米上的晶片面积缩小了 0.5 倍以上。

10纳米技术密度对比：

	英特尔（10nm）	TSMC（10nm）	三星（10nm）
鳍片间距	34 nm	36 nm	42 nm
栅极间距	54 nm	66 nm	68 nm
最小金属间距	36 nm	42 nm	48 nm
逻辑单元高度	272 nm	360 nm	420 nm
逻辑晶体管密度	100.8 MTr/mm²	48.1 MTr/mm²	51.6 MTr/mm²

晶体管密度越大，意味着在同等的空间内，能容纳更多的晶体管，晶体管越多，则芯片内的处理运算单元越强，芯片的处理能力越强。晶体管密度越大，说明晶体管之间的距离越近，电子在移动中的损耗也越小，功耗也能得到提升。

五、参考资料

[1]: 简单来说，我们常听到的 22nm、14nm、10nm 究竟是什么意思？
[2]: 摩尔定律永不过时？Intel 全球首发 10 纳米技术，并正面怼上了三星、台积电
[3]: 半导体全面分析（四）：晶圆四大工艺，落后两代四年！
[4]: Intel 10nm工艺揭秘：晶体管密度比肩台积电/三星7nm

六、延伸阅读

[1]: 半导体全面分析（一）：两大特性，三大政策，四大分类！
[2]: 半导体全面分析（二）：设计两大巨头、EDA三分天下、四大指令集！
[3]: 半导体全面分析（五）：先进封装，验证检测，并道超车！

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