一位全加器进位输出Ci+1的时间延迟为什么是2T？

若只看一个一位全加器的话，从Ai、Bi、Ci的信号输入到结果输出 ，Si时间延迟为2*3T=6T ，Ci+1的时间延迟为3T+2T=5T。

但当n个全加器级联成一个n位加器的时候，Ci这个信号是从低位到高位一级一级产生的。而所有的Ai和Bi是同时输入的，等到Ci到来时，除了最低位，Ai和Bi已经通过了异或门，因此这个3T的时间延迟不算，所以Ci+1的时间延迟为2T。