Verilog 4'b0000 中的语法错误答案

【问题标题】：Syntax Error in Verilog 4'b0000Verilog 4'b0000 中的语法错误
【发布时间】：2016-08-24 20:00:45
【问题描述】：

我似乎遇到了一个奇怪的语法错误。就我而言，它不应该是错的吗？我已经在 EDA Playground 上进行了多次模拟。它们都返回语法错误。

代码如下：

//varaibles to store temp reg ID's
  reg [3:0] reg_d, reg_s, reg_t;

  always @* begin
    reg_d = 4’b0000;
    reg_s = 4’b0000;
    reg_t = 4’b0000;

我做更多的事情并关闭它。这是错误。

Error-[SE] Syntax error
  Following verilog source has syntax error :
  "wramp.sv", 64: token is '\037777777742'
      reg_d = 4\037777777742\037777777600\037777777631b0000;

似乎是'，但是是的。我在谷歌上搜索了正确的语法，但找不到我所拥有的任何错误。有谁知道如何解决这个问题？

【问题讨论】：

比较错误消息的' 和代码的’ 我很确定那个字符是错误的。删除它们并正确重写'
为什么它们不同？但是感谢您帮助我！
从某些自动更改字符的地方复制粘贴？

标签： verilog

【解决方案1】：

代码中使用的撇号不是“正确的”撇号。如果您查看代码开头的错误消息或注释，则字符' 是正确的，而代码中有’。这些字符将不起作用，因此您必须将它们更改为正确的版本。

【讨论】：