C中的两个顺序赋值语句可以在硬件上乱序执行吗？

Question

给定以下 C 程序：

static char vals[ 2 ] = {0, 0};

int main() {

char *a = &vals[0];
char *b = &vals[1];

while( 1 ) {

    SOME_STUFF()

    // non-atomic operations in critical section
    if( SOME_CONDITION() )
        {
        *a = 1;
        *b = 2;
        }
    else
        {
        *a = 0;
        *b = 0;
        }


    SOME_OTHER_STUFF()

    }

return 0;
}

int async_interrupt( void ) {

PRINT( a );
PRINT( b );
}

硬件是否有可能首先将值2 加载到内存位置&vals[1] 中，以便执行中断例程并查看vals[1] == 2 和vals[0] == 0？

如果这是可能的，任何会导致这种情况的加载/存储操作的描述将不胜感激。

编辑 1：在代码部分添加了更多上下文。不幸的是，我没有编译后的源代码。

Answer 1

C 不能直接在硬件上运行。必须先编译。

未定义行为的细节（如非原子变量的非同步读取）完全取决于实现（包括编译器中的编译时重新排序，并且取决于目标 CPU 架构，该 ISA 的运行时重新排序规则） .

非原子变量的读/写在 C 或 C++ 中不被视为可观察到的副作用，因此它们可以被优化掉并重新排序，直至保留整个程序的行为（除非程序有未定义的行为——在这种情况下优化可以做任何事情，即使编译器不能“看到”它在编译时会有 UB。）

另见https://preshing.com/20120625/memory-ordering-at-compile-time/

Answer 2

是的，这是可能的，因为编译器可能会按照Peter's answer 中的描述重新排序这些语句。

但是，您可能仍然想知道另一半：硬件 可以做什么。假设您的商店按照您在源代码中显示的顺序最终进入程序集¹，如果在运行此代码的同一 CPU 上发生中断，您将在中断中看到一切都井井有条。也就是说，在中断处理程序中，您永远不会看到第二个存储已完成，但第一个没有。您将看到的唯一场景是两者都未完成、都已完成或第一个已完成而第二个未完成。

如果涉及多个核心，并且中断可能运行在不同的核心上，那么您只需经典的跨线程共享场景，是否是中断 - 而其他核心可以观察到的情况取决于硬件内存模型。例如，在相对强排序的 x86 上，您总是会按顺序观察存储，而在排序更弱的 ARM 或 POWER 内存模型上，您可能会看到存储无序。

然而，一般来说，CPU 可能会进行各种重新排序：您在中断处理程序中看到的排序是一种特殊情况，CPU 将在处理中断时恢复顺序执行的外观。对于线程观察自己的存储的任何情况都是如此。但是，当 不同 线程观察到存储时 - 会发生什么取决于硬件内存模型，这在架构之间会有很大差异。

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¹ 还假设它们单独显示 - 没有什么可以阻止智能编译器注意到您正在分配内存中的相邻值，从而将两个存储转换为一个更宽的。 Most compilers 至少在某些情况下可以做到这一点。