【问题标题】:Regarding a constant in verilog关于verilog中的常数
【发布时间】:2013-09-11 12:29:44
【问题描述】:

我正在浏览一段verilog代码并遇到以下情况

abet_val<=strt?{{12 -1{1'b0}}, write_rly}:{{12 -1{1'b0}}, 1'b1};

花括号“{}”里面的东西是什么意思? 请帮帮我。

【问题讨论】:

标签: verilog


【解决方案1】:

它是 {11'b0}, write_rly12'b1 之间的多路复用器。当 strt 是一个时,你选择第一个选项,当它是零时,你得到第二个输出

{} 这些是连接运算符,意思是您将它们组合成一个数字

【讨论】:

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