在测试 Verilog 模块时，何时以及为什么必须使用 DUT？

【问题标题】：When and why do you have to use DUT when testing a verilog module?在测试 Verilog 模块时，何时以及为什么必须使用 DUT？
【发布时间】：2011-03-09 03:34:25
【问题描述】：

我刚开始学习 Verilog 模块的软件测试平台。我注意到，当测试台调用模块时，它会将 DUT 放在模块名称和灵敏度列表之间。这是什么意思，为什么有必要？

【问题讨论】：

这是你的意思吗？ your_module dut (all_your_ports);
哪个模拟器？代码sn-p在哪里？在这里帮助我们！

标签： module verilog

【解决方案1】：

当你实例化一个模块时，你必须给实例一个名字。例如

serial_port user_terminal (port mapping);
serial_port debug_port (port mapping);

将实例化模块 serial_port 两次，其中一次名为 user_terminal，另一次名为 debug_port。

在您的情况下，DUT 是 Device Under Test 的缩写，被用作您模块的实例名称。

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【讨论】：