Xilinx ISE 14.4 中的最大时钟确定答案

【问题标题】：Maximum Clock Determination in Xilinx ISE 14.4Xilinx ISE 14.4 中的最大时钟确定
【发布时间】：2013-06-10 14:38:44
【问题描述】：

我在 Verilog 中实现了一段代码，用于计算图像的质心。
我已经在 Post place and route 模式下使用 Xilinx ISIM 模拟器模拟了代码，它运行良好，现在我想确定代码可以运行的最大时钟速度。
其时钟报告中的设计摘要表明最大延迟为 0.057 纳秒，这是否意味着我的时钟速度可能低于 1/0.057 纳秒，或者是否有任何其他指示最大可能时钟速度的迹象。

【问题讨论】：

标签： verilog clock xilinx

【解决方案1】：

有几个因素决定了这一点，您可能需要更多信息，只是最大延迟（例如抖动、保持时间、设置时间等）。时钟速度肯定不会低于等于 17GHz 的 1/.057ns。另外，你这个设计的目标是什么？因为如果是针对 FPGA，那么您将无法超越当前芯片的规格。

如果您转到您的 xst.log 文件（也就是说，如果您让 vivado/ISE 打印出一份报告）并且您转到该文件的底部，它将为您提供一个时序摘要。其中一行会说：

最小周期：x ns（最大频率：X MHz）这将告诉您可以运行多快。

【讨论】：

我认为 vivado 不再输出最大频率了。他们只是告诉你它是否可以满足受约束的频率（其背后的论点是，那些猜测的值并不是严重的最大频率，因为它只能在合成、放置和布线时以所需的时序约束进行验证）。
vivado.log 在日志文件的底部有时序分析的打印输出。应该注意的是，flol 是正确的，您只会在每个检查点获得对时间的最佳猜测。此外，如果您在某些检查点告诉它，您只会打印出 vivado 日志，这是在脚本中或通过您正在使用的 gui 完成的。进行测试的一个好方法是将频率设置为非常高的频率或您的目标频率，它会告诉您在 pnr 付出了很多努力之后您离您还有多远。因为如果您的频率较低，该工具不会非常努力地最小化时间