【问题标题】:What's the meaning of this operator `=>` in verilog这个操作符`=>`在verilog中是什么意思
【发布时间】:2018-06-25 12:31:13
【问题描述】:

我正在查看处理器zet 的一些代码。但是,我被困在这里;我无法理解这样的代码:

if (FROMCE)
  ( CENeg => DQ0 ) = tpd_CENeg_DQ0;

我在谷歌上搜索了=> 运算符,但没有得到任何有用的信息。有人可以帮我吗?

【问题讨论】:

标签: syntax verilog operator-keyword


【解决方案1】:

这是一个与状态相关的模块路径延迟。如果FROMCE 为真,则有一条从CENegDQ0 的路径延迟为tpd_CENeg_DQ0。 请参阅 1800-2017 LRM 第 30.4.4.2 节中的示例

【讨论】:

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