如果语句导致 Verilog 中的闩锁推断？

Question

我正在编写一个用于合成算法的 Verilog 代码，我对哪些情况可能导致推断出锁存器感到有些困惑。下面是一段这样的代码，虽然它在模拟中运行良好，但我担心它可能会导致硬件问题。

always@(b1 or b2)

.....
// b1_map,b2_map,m1_map & m2_map are derived from combinational functions using b1 & b2
.....

if(b1_map<=20 && m2_map<=20 && b1_map>=0 && m2_map>=0)



begin
accumulator1[b1_map][m2_map]= accumulator1[b1_map][m2_map] + 1;
end

if(b2_map<=20 && m2_map<=20 && b2_map>=0 && m2_map>=0)

begin
accumulator2[b2_map][m2_map]= accumulator2[b2_map][m2_map] + 1;
end

//accumulator1  & accumulator2 are 2d registers mapped like 2d arrays

因此，在这种情况下，我希望仅在数据处于指定范围内时才映射数据。是否会因为没有定义“其他”场景而推断出闩锁？我没有添加 else 语句，因为如果数据不在限制范围内，我不想对它做任何事情。

Answer 1

如果你正确地编写你的 if 语句，你会没事的。当通过 if 语句的路径不更新一个或多个输出时，会生成锁存器。如下代码会生成一个锁存器：

always @* begin
    if (a) begin
        b <= c & d;
        e <= f;
    end else begin
        b <= c | d;
    end
end

注意只有当 a 为真时才分配 e？这需要一个锁存器才能正确实现。

另一种会产生锁存器的可能性是当敏感度列表不包含代码中使用的信号时。

always @(a) begin
    if (a) begin
        b <= c & d;
    end else begin
        b <= c | d;
    end
end

此代码将在 c 和 d 或 b 上生成锁存器，因为它只允许在 a 更改时更新 b。

Answer 2

你误解了你的问题（你不应该接受答案） - 这个问题与“闩锁”没有根本性的关系。你的代码没有 感觉（用于综合）。 Quartus 知道这一点，它基本上是在告诉你 重写你的代码。

你有一个组合块，当 信号变化。两个问题：（1）这肯定不是你真正想要的 硬件，并且 (2) 当 b1 时，数字必须保持不变，并且不能增加 b2 不变。第二个问题是 Quartus 报告的问题 - 您的 电路需要某种内存，它报告为“锁存器”。它不是 足够聪明地报告第一个问题，这是真正的问题。

尝试使用真实硬件将您的电路绘制为原理图。 'any' 是什么意思 更改 b1 或 b2' 实际上是什么意思？你将如何保持价值 b1 和 b2 不变时的累加器？电路不是不可能的， 但这远远超出了 SO 问题。

让你的电路同步，在时钟边沿触发，只有一个时钟 （可能是重置）在敏感度列表中，并准确保留内脏 相同。您的 if 声明没有任何问题，因为您实际上 如果没有发生任何有趣的事情，希望累加器保持不变 在 b1/b2 上。

Answer 3

推断的锁存器可能来自不完整的敏感度列表或不完整的分配。

组合块的敏感度列表通常应使用always @* 编写。这样可以避免更新代码时出现编码错误。组合块（不包括边缘敏感度的块）一旦合成，将以always @* 的方式执行。具体命名信号会增加工作量，并可能导致 RTL 到门级（综合后）错误。

暗示值必须保持的不完整分配将推断出一个锁存器。闩锁本身并不坏，但需要仔细考虑。以这种方式推断出一个人会消除你对它的想法的充实和控制。这可能导致复杂的时序问题。因为锁存器是电平敏感的而不是边沿敏感的。理想情况下，您希望锁存器在时钟周期的第一个周期内打开，以便在从中读取数据时将其关闭。推断的锁存器移除了这个控制。

用 else 来完成 if 语句，默认情况下，case 响板设置一个合理的值（0）可以帮助避免这些意外的闩锁。