Verilog：访问子模块实例中的线

Question

我想知道 Verilog 中是否有语法可以访问子模块中的连线而不使该连线成为输出。

例如，如果有以下模块：

module Module_Sub(a,b);
   input a,b; 
   wire c; 
   ...
endmodule


module Module_Top(d, e);
   input d,e; 
   wire f; 

   Module_Sub sm(d,e); 
   ...
endmodule

现在，我想从 Module_Top 的范围内访问实例“sm”中的线“c”。 有没有办法做到这一点？ 可能是这样的：

assign f = sm/c; 

（这种语法显然对我不起作用）。

附注： 我知道这不是最佳做法，但就我而言，它会让事情变得容易得多。

谢谢！

编辑：我希望它用于可合成的代码。

Answer 1

你们很亲密。使用点，而不是斜线：

module Module_Sub(a,b);
   input a,b; 
   wire c; 
endmodule

module Module_Top(d, e);
   input d,e; 
   wire f = sm.c; 

   Module_Sub sm(d,e); 
endmodule

请参阅IEEE Std 1800-2012，第 23.7 节“成员选择和分层名称”。