Verilog：如何在时钟上升沿后获得具有特定延迟的信号？答案

【问题标题】：Verilog: How to have a signal which have specific delay after clock positive edge?Verilog：如何在时钟上升沿后获得具有特定延迟的信号？
【发布时间】：2019-06-09 18:01:38
【问题描述】：

我有一个测试台模块，如下所示：

`timescale 1ns / 1ps
module RandomDelay_tb;
    reg t_clk=1;
    reg t_rst_n=1;
    reg t_input_signal = 1;
    wire t_out_signal;
    MyModle r1(t_clk,t_rst_n,2'b11,t_input_signal,t_out_signal);
    initial
    begin
            t_rst_n = 0;
            #930 t_rst_n = 1;
    end

    always
        #100 t_clk = ~t_clk;
    always
        #50  t_input_signal = ~ t_input_signal;

endmodule

在这个模块中t_input_signal 的频率是t_clk 的两倍。我想对其进行修改，使其具有与t_clk 相同的切换周期，即 100ns，但它在我的时钟信号边缘后有一个延迟，如 10ns。

换句话说，我希望 t_input_signal 成为 t_clk，但移动了 10ns。

我怎样才能实现这样的事情？

【问题讨论】：

标签： verilog fixtures test-bench

【解决方案1】：

有几种方法，但查看您的代码最少的输入量是：

always @(t_clk )
   t_input_signal <= #10 t_clk;

【讨论】：