Systemverilog 扩展规则

Question

当我查看一些代码时，我发现了一些奇怪的东西。
看来是来自扩展和操作优先级。
（我知道因为“sig”是用 'signed' 声明的，所以 $signed 不是必需的，而且 '-sig' 是正确的，无论如何..）

reg signed [9:0] sig;
reg signed [11:0] out;

initial
begin
    $monitor ("%0t] sig=%0d, out=%0h", $time, sig, out);
    sig = 64;
    out = $signed(-sig);
#1
    out = -$signed(sig);
#1
    sig = -512;
    out = $signed(-sig);
#1
    out = -$signed(sig);
#1
$finish;
end

以上代码的模拟结果是，

0] sig=64, out=-64
2] sig=-512, out=-512
3] sig=-512, out=512

当sig=-512时，我预计10位sig在取反前会扩展为12位，但在取反后却被扩展了。
所以-512的否定还是-512，展开后是-512。
我猜“$signed() 阻止扩展..知道会发生什么吗？？

Answer 1

首先，-512 和 512 在 10 位表示中是相同的数字。 10 位实际上只能保存从 -512 到 511 的有符号值。在这个方案中，-512 的否定应该很奇怪，在 lrm 中没有提到，至少我无法找到任何相关的东西。这可能是一种未定义的行为。

然而，假设在这个方案中为了表示“-512”的否定值，只需删除符号就足够了。似乎 eda playground 中的所有商业编译器都这样做。因此，在这种情况下，unaray - 运算符的结果将是 unsigned 值 512。

因此，在out = $signed(-(-512)) 中，否定运算符返回一个无符号值 512，并由系统任务转换为有符号值。因此，它会被扩展签入。

out = -$signed(-512) 出于同样的原因，最外面的否定运算符返回一个无符号值 512。这里没有发生符号扩展。

您可以通过将另一个 $signed 封装为 out = $signed(-$signed(-512)) 来再次对其进行签名