【问题标题】:Configuration class for SV testbenchSV 测试平台的配置类
【发布时间】:2018-01-16 00:28:17
【问题描述】:

我正在尝试为 SV 测试平台编写一个配置类,并希望直接从命令行决定我的事务类中 rand 字段的随机化。我想我可以在我的配置类中声明一个静态变量“mode”,它取 1 或 0,并将其分配给我的事务类中调用的 rand_mode (rand_mode(mode)) 任务。这可能吗?如果是这样,我应该在配置类中将我的静态变量声明为位(因为它只需要 1 或 0)还是布尔值?

【问题讨论】:

    标签: hardware system-verilog verification


    【解决方案1】:

    SystemVerilog 中没有布尔类型,您可以使用bit。并且没有必要使它成为静态的。

    此外,请考虑使用 UVM 配置数据库,即使您的测试不是用 UVM 编写的。它具有用于配置值的内置命令行设置。

    【讨论】:

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