【发布时间】：2013-11-13 09:33:11
【问题描述】：
我已经在系统 verilog 中使用 UVM 方法为我的整个系统 DUT 开发了测试台。 我采购了一个 VIP，它在系统 verilog 的 VMM 方法中。如何将此 VIP（在 VMM 中）集成到我的 UVM 测试平台中？
谢谢。
【问题讨论】：
标签： verification system-verilog uvm
【发布时间】：2013-11-13 09:33:11
【问题描述】：
- 向您的 VIP 提供商咨询 VIP 的 UVM 版本。
- 向您的仿真供应商咨询 VMM 到 UVM 集成包。
【讨论】：
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嗨戴夫，感谢您的建议。我现在无法从 VIP 提供商那里获得 VIP 的 UVM 版本。我认为，可以实施第二种选择。但我担心的是，一旦我从模拟供应商处获得 VMM 到 UVM 集成包，我如何使用它来集成它？我在网上做了一些搜索，但是一旦我从模拟供应商那里获得所需的软件包，就找不到集成这两个环境的方法。
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当我在互联网上搜索时，我也找到了另一个选项。那就是围绕 VMM VIP 构建一个 UVM 包装器。但同样，不确定如何构建这样的包装器。
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您可以拥有多个用不同语言或不同基类库编写的测试平台，它们都独立地与您的 DUT 通信。随着时间的推移，引脚级别的摆动是一个定义明确的接口。但是，一旦这些独立的测试平台需要直接通信，您就需要很好地理解这些方法——它们是如何构建和同步的——以实现这一目标。