vhdl 中的端口映射问题答案

【问题标题】：Problems with port map in vhdlvhdl 中的端口映射问题
【发布时间】：2015-10-18 18:05:50
【问题描述】：

我正在使用 modelsim 在 vhdl 中进行 bo/bc 大学作业，在我的操作块中，我需要移植映射我的一些组件（寄存器、加法器和比较器），但是当我将所有文件编译在一起时，所有三个组件可以正确编译，但不能正确编译，编译器告诉我，对于所有三个组件：“标识符“registrador”没有识别组件声明。”例如。这是我的博码：

https://goo.gl/oNFnd8

感谢您的帮助！

【问题讨论】：

请在您的问题中包含一个最小且完整的示例作为源代码。
对不起，我也不知道该怎么做：P
将源代码复制到问题文本中，并将所有行标识为 4 个空格。源代码至少需要 1 个空行才能将其与普通文本分开。
下次我会记住的！感谢您的建议。
你的个人资料显示你没有使用Tour，它解释了如何与 Stack Overflow 成功交互。另请参阅帮助中心，What topics can I ask about here? 和 How to create a Minimal, Complete, and Verifiable example。

标签： vhdl fpga

【解决方案1】：

由于您还没有声明您的组件，您大概是在尝试使用直接实体实例化。其语法不是：

reg : registrador port map (...);

相反，它是：

reg : entity work.registrador port map (...);

（假设您已经将“registrador”编译到库中。如果您将其编译到另一个库中，请替换该库的名称）。

【讨论】：

非常感谢！这解决了我的问题。我只是在学习 VHDL，所以我不知道我在做什么，再次感谢您的帮助！ :D
@FelipeChabatura 如果它解决了您的问题，您通常会将这个答案标记为正确