【发布时间】：2011-02-21 04:32:53
【问题描述】：
这个问题可能不会很好地解释，那是因为我并不真正了解我的设计中发生了什么。
我需要使用 I2C 通信总线与相机 (Terasic D5M) 通信，因此我尝试使用 Verilog 编写一个。我只需要一个大师。在我的逻辑分析仪上，一切看起来都很棒，除了我不断从相机收到 NACK 信号。起初我不知道哪里出了问题，所以我把它放在一边。
今晚我尝试使用具有 D5M 模块的 Altera University IP 内核。将其设置为自动初始化后，我观察了分析仪上发生的情况。跟踪看起来与我的 I2C 模块的输出相同，但这是设备注册 ACK。
我的问题是，我一生都无法弄清楚为什么我没有得到确认。可能是我不允许相机将 sda 线拉低（scl 工作正常），但我不知道为什么会这样。
有没有人有类似的经历或知道我应该去哪里看/发帖/阅读？我会发布一些代码，但如果不是完整的，我不知道它会有多大用处。很抱歉这么含糊，但我真的很迷茫，甚至不知道我应该问什么；我想这是一个类似的效果请求。感谢您的帮助，这是 i2c 模块输出行的一些代码。
`define HIGH 1'bZ
`define TRUE 1'b1
`define FALSE 1'b0
inout sda;
assign sda = (ena_sda)?sda_bit:`HIGH;
inout scl;
assign scl = (ena_scl)?pSCL:`HIGH;
pSCL 是以所需速率运行的时钟，sda_bit 是运行期间 sda 线的值。这是释放和等待确认的部分。这嵌入在我的转换状态中，因此是 else if 的开始。
// Data shifting complete, check for ACK
// Release the SDA line and set our bit to high Z
else if(shiftComplete == `TRUE) begin
ena_sda = `FALSE;
sda_bit = `HIGH;
if(negedge_SCL) begin
ena_sda = `TRUE;
case(i2cState)
`DATA_STATE:
begin
shiftComplete = `FALSE;
nxState = `DATA_STATE;
end
`START_STATE: nxState = `REPEAT_START_STATE;
default: nxState = `STOP_STATE;
endcase
end
end /* end ACK */
我认为释放 ena_sda 足以让相机驱动模块。我想我之前把 sda_bit = HIGH 作为测试（我已经一个月没看这个了）。
我很乐意分享更多代码或显示我的逻辑跟踪，但我不想再把它弄得乱七八糟了。感谢阅读。
【问题讨论】：
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您是否模拟了您的反向注释网表？此外，对于 FSM 状态，请使用参数而不是 `defines，因为`defines 对于编译单元来说是全局的。
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我在将模块放入硅片之前对其进行了模拟，结果达到了我的预期。但是，我在模拟中完全忽略了 nack/ack 信号。我只担心模块释放了 sda 线。吸取教训吧？我想我应该回到模拟阶段并尝试模拟设备响应，而不是那么轻视这些事情。谢谢。
标签： embedded verilog fpga hdl intel-fpga