【发布时间】:2013-07-08 13:48:38
【问题描述】:
我正在尝试为握手过程编写 SVA 断言。
在我的搜索中,我发现了以下内容:
property p_handshake(clk,req,ack);
@(posedge clk)
req |=> !req [*1:max] ##0 ack;
endproperty
assert property(p_handshake(clock,valid,done));
但是,在有效周期变高后,我的“完成”信号被允许出现多个周期。你如何做出这个声明来确保在valid被断言之后的任何点都被断言为“done”,而valid被取消断言?
【问题讨论】:
标签: system-verilog system-verilog-assertions