FPGA：没有用户定义的时钟警告答案

【问题标题】：FPGA: No user defined clocks warningFPGA：没有用户定义的时钟警告
【发布时间】：2015-05-15 03:59:06
【问题描述】：

我正在 Vivado 中使用 Artix 7 (xc7a15tftg256)。在此项目中显示一条警告消息。

[Power 33-232] 设计中未找到用户定义的时钟！

我正在使用 MRCC 引脚作为系统时钟输入。系统时钟使用是

if(rising_edge(clock)) then
    count := count+1;
end if;

请提供此问题的解决方案。提前致谢。

【问题讨论】：

请提供您所做测试的更多详细信息。您也可以查看How do I ask a good question?。根据您当前问题的措辞，您已完成测试的证据很少。
我需要详细信息，Artix7 (xc7a15tftg256) 的系统时钟引脚是哪个引脚？请帮助我...
你的董事会叫什么名字？请向我们展示您的 ucf 或 xdc 文件。
我没有使用任何开发板。为我们的自定义板工作。下面给出了我的 xdc 文件。 set_property IOSTANDARD LVCMOS18 [get_ports clock] set_property IOSTANDARD LVCMOS18 [get_ports input] set_property IOSTANDARD LVCMOS18 [get_ports output1] set_property PACKAGE_PIN N11 [get_ports clock] set_property PACKAGE_PIN K15 [get_ports input1] set_property PACKAGE_PIN C8 [get_ports output

【解决方案1】：

此警告表示您的设计中没有定义的时钟信号。在某些情况下，Vivado 会自动为您限制时钟，但如果您直接将输入引脚用于时钟，则不会。仅使用时钟引脚是不够的，因为您也可以将时钟引脚用于 IO。

您需要做的是提供时钟约束。一个例子是：

create_clock -period 4.000 -name myClock -waveform {0.000 2.000} [get_ports clock].

其中周期是你输入时钟的周期，单位是nS，波形后面的第一个数字是上升沿的时间，第二个是下降沿的时间。以上示例为 250MHz、50% 占空比、0 度相移时钟。如果您有一个没有相移的 50% 占空比时钟，则不需要波形参数。

【讨论】：